Övningsuppgifter

Gamla boken

1.46, 1.50, 1.51
2.4, 2.5, 2.6, 2.7, 2.8, 2.9, 2.10, 2.11, 2.12, 2.13
3.1, 3.2, 3.3, 3.6, 3.7, 3.8, 3.9, 3.10, 3.11, 3.19, 3.26
4.1, 4.12, 4.13, 4.26
5.1, 5.2, 5.3, 5.4, 5.5, 5.6, 5.11, 5.12, 5.13, 5.14, 5.15, 5.8, 5.9, 5.16
6.1(Använd fig 6.19), 6.2, 6.3, 6.8, 6.9, 6.19, 6.20, 6.22
7.1, 7.2, 7.3, 7.4, 7.9, 7.15, 7.17, 7.20
8.7, 8.9, 8.10, 8.11, 8.12, 8.13, 8.15, 8.21, 8.22

Nya boken

1.48, 1.50, 1.51
2.2, 2.3, 2.4, 2.10, 2.11, 2.12, 2.15, 2.16, 2.17
3.4, 3.5, 3.6, 3.7, 3.8, 3.9, 3.11, 3.19
4.14, 4.26, 4.27, 4.22
5.6, 5.17, 5.25, 5.16, 5.26, 5.27
6.5(Använd fig 6.25), 6.6, 6.9, 6.14, 6.24, 6.27
7.7, 7.8, 7.20, 2.21, 7.22, 7.32, 7.11, 7.16, 7.17
8.10, 8.18, 8.19, 8.20, 8.21, 8.13, 8.29, 8.30

Andra grupptimmen

Uppgift 1

Är det alltid bättre att skicka data över nätverk? Givet att vi ska överföra 100GB från er lägenheten till grönland och har att välja på att skicka över en 10Mb/s-lina som vi kan utnyttja halva överföringshastigheten på alternativt skicka en tape med flyg som tar 15 timmar att komma fram.

Hur lång tid tar det att skicka datan över nätet?
Vad har flygtransporten för bandbredd?

Uppgift 2

Vi har en processor med CPI=1. Miss rate = 1% (datacache) respektive 0.5% (instruktionscachen). Vidare har vi en miss penalty på 50 cykler. Programmet utför 26% load och 9% store av totala antalet instruktioner. Om vi har en write-back cache så är hälften av blocken dirty.

Jämför prestanda på write-back respektive write-through cachar.

Uppgift 3

I processor MIPS R4 (som startar en ny instruktion varje klockcykel) så vill man slå samman EX och MEM-stegen till ett samtidigt som man förlänger klocktiden med 10%. Vi har 4% load delay slots och 5% förluster i cache-missar.

Hur mycket snabbare/långsammare går den nya processorn?

http://www.cs.umu.se/kurser/TDBC06/HT00/ovningar.html.sv
Ansvarig för sidan: Ola Ågren
Senast ändrad 2000-08-25